인텔 18A-P 공정 시험 생산(Risk Production) 단계 진입, 인텔 파운드리 VLSI 심포지엄서 공정 프로세스 주요 성과 및 미래 혁신 발표

인텔 파운드리는 2026 VLSI 심포지엄에서 자사의 공정 로드맵과 장기 혁신 투자 성과를 발표했다. 

인텔 파운드리는 이 자리에서 인텔 18A 제품군의 첫 번째 성능 가속 버전인 '인텔 18A-P' 공정이 시험 생산(Risk Production) 단계에 진입했으며, 이는 지난해 고객 및 파트너사들과 공유했던 로드맵 일정을 준수한 결과라고 밝혔다. 

나가 찬드라세카란(Naga Chandrasekaran) 인텔 파운드리 총괄 부사장은 “이번 VLSI에서 공개한 성과와 발표는 인텔 파운드리가 장기적인 관점에서 첨단 공정 혁신을 선도하는 데 전념하고 있음을 고객 및 파트너사들에게 입증하는 계기”라며, “기술 혁신은 지속적인 여정이며 앞으로도 해결해야 할 과제들이 있지만, 인텔 18A-P 공정 및 중장기 R&D 측면에서 거두고 있는 유의미한 진전을 공유할 수 있게 되어 기쁘게 생각한다”고 말했다. 

 VLSI에서 공개된 인텔 18A-P 성과

인텔 파운드리는 트랜지스터, 인터커넥트(배선), 설계·기술 공동 최적화(DTCO)의 유기적인 결합을 통해 인텔 18A-P 공정의 성능, 전력 효율 및 설계 이점을 극대화하고 있다. 이번 VLSI 심포지엄에서 인텔 파운드리 엔지니어링 팀은 다음과 같은 구체적인 기술 진전 성과를 발표했다. 

인텔 18A-P는 인텔 18A 대비 동일 전력에서 9% 향상된 성능을 제공하거나, 동일 성능에서 전력 소모를 18% 절감한다. 이와 함께 열 특성을 개선하고 설계 유연성을 넓혔다.

인텔 18A-P에 도입된 새로운 듀얼 콘택트 저저항 트랜지스터 옵션인 '파워 부스트(Power Boost)'를 공개했다. 이 기술은 동일한 정전용량에서 구동 전류를 높여 더 높은 주파수를 구현한다.

소재 및 설계 혁신을 통해 열 저항(Thermal Resistance)을 20~40% 개선했다.

형상 및 소재 최적화를 통해 칩 층간 수직 연결인 비아(Via) 저항을 10~30% 낮췄다.

PMOS 스트레인 엔지니어링을 통한 이동도(Mobility) 향상으로 전류가 트랜지스터를 더욱 효율적으로 통과하도록 했다.

새로운 저전력 및 고성능 트랜지스터 옵션을 제공한다.

ULVT(Ultra-Low Threshold Voltage)와 LVT(Low Threshold Voltage) 사이에 다섯 번째 로직 Vt 쌍을 추가해, 설계자가 속도와 전력 간의 균형을 정밀하게 조율할 수 있는 선택지를 넓혔다.

인텔 18A-P는 인텔 18A와 설계 규칙이 완전하게 호환되어, 기존 IP와 설계 플로우를 그대로 재사용할 수 있다.

인텔 18A와 마찬가지로 인텔 18A-P는 두 가지 셀 높이(180nm 및 160nm)와 50nm의 CPP(Contacted Poly Pitch)를 제공한다. 

VLSI에서 발표된 추가 사항들

인텔 파운드리는 지난해 인텔 18A를 통해 게이트올어라운드(GAA) 트랜지스터와 후면 전력 공급(BSPD) 기술을 시장에 선보였다. 이번 VLSI 심포지엄에서 엔지니어링 팀은 이러한 기술이 향후 로직 설계의 성능, 에너지 효율 및 스케일링 향상을 위한 기반을 어떻게 제공할지 공유했다. 

VLSI 초청 강연에서 에릭 칼(Eric Karl) 인텔 파운드리 펠로우는 인텔이 후면 전력 공급과 게이트올어라운드(GAA) 트랜지스터의 기술적 이점을 정량화한 수치를 공개했다. 칼 팰로우는 이번 기술을 통해 라우팅 면적을 11% 줄이고 동적 전압 강하(Droop)를 10배 감소시켰다고 밝혔다. 이를 통해 동급 전면 인터커넥트 기술 대비 주파수를 최대 6% 향상시키거나, 동적 전력을 15% 이상 절감할 수 있다.

인텔 파운드리 실리콘 및 플랫폼 엔지니어링 그룹의 만주 샤마나(Manju Shamanna)는 게이트올어라운드(GAA) 및 후면 전력 공급 공정 기반으로 제작된 CPU 코어의 실리콘 측정 결과를 공개했다. 이번 연구 결과에 따르면, 이 공정은 저전압 환경(약 0.5V)에서 약 30%의 주파수 개선을 달성하는 등 저전압에서의 뛰어난 주파수 스케일링을 보여주었다. 이와 함께 IR 드롭을 감소시켜 보다 효율적인 작동을 가능하게 한다.

VLSI에서 발표된 미래 혁신

인텔 파운드리는 또한 이번 행사에서 미래 실리콘 스케일링에 중요한 여러 분야의 장기 연구 성과를 발표했다. 

CFET(상보형 FET): 인텔은 45nm 게이트 피치에서 NMOS와 PMOS 소자를 수직으로 적층한 모놀리식 CFET 인버터를 시연했다. 이는 수직 소자 아키텍처를 통해 게이트올어라운드(GAA) 트랜지스터 이후에도 지속적인 로직 스케일링을 가능하게 하는 발판을 마련한 것이다.

전력 관리를 위한 GaN + Si 통합: 인텔은 약 1,000개 게이트 규모의 디지털 제어 블록을 포함해, 질화갈륨(GaN) 전력 소자와 실리콘 로직을 300mm 웨이퍼 상에 모놀리식 통합하는 기술을 시연했다. 이를 통해 단일 공정 내에서 고성능 전력 소자와 효율적인 대규모 디지털 제어를 동시에 구현함으로써 시스템 복잡성을 낮출 수 있다.

서브트랙티브 루테늄 인터커넥트: 인텔은 에어갭이 통합된 서브트랙티브 루테늄 기술을 시연해, 구리(Cu) 대비 최대 약 35%의 기생 정전용량(Capacitance) 감소와 유의미한 주파수 향상을 달성했다. 이는 배선 미세화가 지속되는 상황에서 저항-정전용량(RC) 지연을 개선할 수 있는 실현 가능한 대안을 제시한다.